vivado里那些看不懂的原语
遇到一段代码 GLOBAL sw_clk(.in (SWCLK),.out (swck)); 是Intel风格的，可以用xilinx的BUFG进行替代 // BUFG 分配时钟专用资源，指定信号走专门的时钟布线 修改为 BUFG sw_clk(.I (SWCLK),.O (swck)); 布线时候报错 [Place 30-574] Poor placement for routing
Vivado使用技巧（26）：HDL编写技巧
在Vivado中进行HDL代码设计，不仅需要描述数字逻辑电路中的常用功能，还要考虑如何发挥Xilinx器件的架构优势。目前常用的HDL语言有三种。VHDL语言的优势有： 语法规则更加严格；在HDL源代码中初始化RAM组件更容易；支持package；自定义类